Universidade Federal de Goias Catalão,20/12/12.
Aluna l
CellBe

Contexto historico

Quando IBM, Sony e Toshiba lançaram o projeto Cell em 2000, o objetivo deste era prover desempenho uma ordem de magnitude melhor que os desktops produzidos em 2005 . Para tal, os projetistas precisariam otimizar o desempenho sem comprometer área, consumo de energia, volume e custo, e arquiteturas single-core apresentavam retorno cada vez menor pelo investimento. Posto isto, a estratégia adotada foi explorar uma inovação arquitetural direcionada no aumento da eficiência do sistema, de modo a entregar o maior desempenho por área investida. O modelo ainda deveria explorar o paralelismo de aplicações suportando, também, modelos de aplicação já estabelecidos, além de assegurar boa programabilidade. O resultado foi a Cell Broadband Engine Architecture(CBEA), baseada num chip multiprocessado heterogêneo. Sua primeira implementação foi o Cell Broadband Engine (Cell BE ou somente Cell), que suporta execução escalar e singleinstruction, multiple-data (SIMD) igualmente bem, e provê execução multithreaded de alto desempenho para todas as aplicações.

Aplicação da arquitetura

O processador Cell é a primeira implementação da CBEA, que é uma extensão totalmente compatível da arquitetura PowerPC 64-bits. Seu alvo inicial foi o jogo Playstation 3, porém o Cell se encaixa muito bem na execução de outras aplicações como visualização, processamento de imagens e sinais e vários workloads científicos e técnicos. Um processador multicore heterogêneo, capacitado para o processamento massivo de operações de ponto-flutuante otimizado para workloads de computação intensiva e aplicações de mídia de grande largura de banda. Consiste de um Power Processor Element (PPE) de 64 bits, oito coprocessadores especializados chamados Synergistic Processor Elements (SPEs), um controlador de memória veloz e uma interface de barramento de alta largura de banda, tudo integrado on-chip. O PPE e os SPEs se comunicam através de um barramento interno de alta velocidade chamado Element Interconnect Bus (EIB). A primeira geração do processador Cell combina um núcleo dual-threaded(capaz de gerenciar duas threads), dual-issue (dupla emissão), compatível com a arquitetura Power de 64-bits, chamado de Power Processor Element (PPE) com mais oito núcleos chamados de Synergistic Processor Element (SPE’s), um controlador de memória integrado e um controle para uma porta de E/S configurável. Essas unidades são interconectadas com uma via de dados coerente, chamada de Element Interconnected Bus (EIB). Suporte extensivo para funções permanentes tais como ligar, testar, hardware de debug on-chip e funções de monitoramento de memória também estão incluídos.
Números de estágios do pipeline e quais são?

Não foi informada a quantidade de estágios,somente que é multiestagio, PPE pipeline font end (Instrution cachê and buffer)
PPE pipeline back end, (Branch instruction, Fixed-point unit instruction, Load/store instruction)